中國半導體業在被美國制裁後，無法取得先進設備導致製程難以繼續推進，然而華為最近在國際電路與系統研討會上，發表了衡量晶片發展的 Tau（τ）韜縮放定律新原理，以及 LogicFolding 邏輯摺疊技術，誓言在將在五年內拉近與台積電等先進製程的距離。<br /> <br /> <img src="https://timgm.eprice.com.hk/hk/mobile/img/2025-11/25/226337/eprice_1_3398100d73b3dbfc33c4b5fb7b43ddf8.png" title="華為發表 Tau 量度定律新原理，宣稱五年內追上 1.4 奈米製程" alt="華為發表 Tau 量度定律新原理，宣稱五年內追上 1.4 奈米製程" border="0" alt="螢幕截圖 2025-11-25 下午4.29.53.png" title="螢幕截圖 2025-11-25 下午4.29.53.png" / /><br /> <br /> 目前晶片產品的發展遵循 Moore's Law 摩爾定律模式，核心觀念是在更小的晶片上容納更多電晶體，但先進製程節點將邁入 2 奈米以下，電晶體已經小到其尺寸只能用幾個原子來衡量，被認為即將逼近物理極限。<br /> <br /> 由華為半導體業務總裁兼科學家委員會主任何庭波提出的 Tau 韜縮放定律，原理將重心專注於縮短訊號和數據在晶片及運算系統中傳輸所需的時間，搭配推出基於韜定律的 LogicFolding 邏輯摺疊技術，將原本 2D 的電路進行 3D 堆疊，來縮短資料傳輸時間。<br /> <br /> 華為表示已經在過去六年已經基於韜定律設計出了 318 款晶片，不僅在今年稍後推出的新一代麒麟晶片將成為邏輯摺疊技術的首款應用產品，更發下豪語將在 2031 年，量產電晶體密度可媲美 1.4 奈米製程的晶片產品。<br /> <br /> Omdia 半導體研究總監何暉表示，華為提出的是從傳統的節點驅動型微縮（node-driven scaling）轉向系統級效率微縮（system-level efficiency scaling），在領先的光刻技術受到限制時，這是一種榨取更多效能的可靠方法。<br /> <br /> 華為宣稱 LogicFolding 架構能提高電晶體密度 55%，功耗表現也能提升 41%，但華為提出的數據並未經過第三方考證，並且沒有說明 3D 垂直堆疊所帶來的嚴重散熱問題、高成本以及缺乏先進 EDA 晶片設計軟體工具如何解決，同時僅宣稱晶片製程「等效」1.4nm，讓外媒對華為的說法存疑。<br /> <br /> Counterpoint Research 的副總監 Brady Wang 指出成本、功耗、散熱和系統整合仍然是主要挑戰，短期內中國可能會縮小與全球領先者的差距，但在最先進節點仍存在技術差異。何庭波也坦言，新定律仍面對，包括需要適用韜定律的新晶片設計工具，以及防止晶片過熱等挑戰。<br /> <br /> 目前台積電規劃，若發展順利，1.4 奈米製程將在 2028 下半量產，三星與 Intel 則預計在 2028 或 2029 年進入量產，而三家廠商預計都將在 2030 年進入 1 奈米級以下製程節點，若華為能準時在 2031 年量產等同 1.4nm 奈米製程的產品，確實為重大突破，但恐怕仍將落後市場一到兩個世代製程節點。<br /> <br /> <br /> 引用來源：<a href="https://www.reuters.com/world/asia-pacific/huawei-proposes-new-path-chip-development-amid-us-sanctions-2026-05-25/" title="https://www.reuters.com/world/asia-pacific/huawei-proposes-new-path-chip-development-amid-us-sanctions-2026-05-25/" >路透社</a>、<a href="https://www.nbcnews.com/world/asia/chinas-huawei-touts-chip-design-breakthrough-bid-defy-us-sanctions-rcna346783" title="https://www.nbcnews.com/world/asia/chinas-huawei-touts-chip-design-breakthrough-bid-defy-us-sanctions-rcna346783" >NBC</a>、<a href="https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling?utm_medium=sm&utm_source=twitter&utm_campaign=media-center" title="https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling?utm_medium=sm&amp;utm_source=twitter&amp;utm_campaign=media-center" >華為</a>
目前晶片產品的發展遵循 Moore's Law 摩爾定律模式，核心觀念是在更小的晶片上容納更多電晶體，但先進製程節點將邁入 2 奈米以下，電晶體已經小到其尺寸只能用幾個原子來衡量，被認為即將逼近物理極限。
由華為半導體業務總裁兼科學家委員會主任何庭波提出的 Tau 韜縮放定律，原理將重心專注於縮短訊號和數據在晶片及運算系統中傳輸所需的時間，搭配推出基於韜定律的 LogicFolding 邏輯摺疊技術，將原本 2D 的電路進行 3D 堆疊，來縮短資料傳輸時間。
華為表示已經在過去六年已經基於韜定律設計出了 318 款晶片，不僅在今年稍後推出的新一代麒麟晶片將成為邏輯摺疊技術的首款應用產品，更發下豪語將在 2031 年，量產電晶體密度可媲美 1.4 奈米製程的晶片產品。
Omdia 半導體研究總監何暉表示，華為提出的是從傳統的節點驅動型微縮（node-driven scaling）轉向系統級效率微縮（system-level efficiency scaling），在領先的光刻技術受到限制時，這是一種榨取更多效能的可靠方法。
華為宣稱 LogicFolding 架構能提高電晶體密度 55%，功耗表現也能提升 41%，但華為提出的數據並未經過第三方考證，並且沒有說明 3D 垂直堆疊所帶來的嚴重散熱問題、高成本以及缺乏先進 EDA 晶片設計軟體工具如何解決，同時僅宣稱晶片製程「等效」1.4nm，讓外媒對華為的說法存疑。
Counterpoint Research 的副總監 Brady Wang 指出成本、功耗、散熱和系統整合仍然是主要挑戰，短期內中國可能會縮小與全球領先者的差距，但在最先進節點仍存在技術差異。何庭波也坦言，新定律仍面對，包括需要適用韜定律的新晶片設計工具，以及防止晶片過熱等挑戰。
目前台積電規劃，若發展順利，1.4 奈米製程將在 2028 下半量產，三星與 Intel 則預計在 2028 或 2029 年進入量產，而三家廠商預計都將在 2030 年進入 1 奈米級以下製程節點，若華為能準時在 2031 年量產等同 1.4nm 奈米製程的產品，確實為重大突破，但恐怕仍將落後市場一到兩個世代製程節點。
引用來源：路透社、NBC、華為